VSPC-LDPC串行级联码的结构与性能分析

提出了一种基于LDPC码和纵向单奇偶校验(VSPC)乘积码的级联编码方法。该方法利用LDPC码能否成功地译码的判定信息以取代常规乘积码中的横向校验,使单奇偶校验乘积码的复杂度获得较大的降低,提高了纠错能力。对新级联码的误码性能进行了理论分析。数值仿真结果表明,新编码方法的硬件实现复杂度较低,在AWGN信道和Raleigh衰落信道中其译码性能好于原LDPC码,且能有效地改善原LDPC码的误码平层问题。     

基于多元LDPC码的多用户协作方案

与Turbo码相比,多元LDPC码有更好的waterfall和error floor性能。该文将多元LDPC码应用于译码转发协作系统中,提出基于中断概率的多用户协作方案。各用户通过判断自己与信源节点间的信道是否发生中断,决定是否作为中继。若没有发生中断,用户先对接收到的信息进行译码,再采用多元LDPC码重新编码后发送至目的节点。仿真结果表明,当误比特率(BER)为10 4时,相比于随机协作方案,该方案在高斯信道下可获得0.3 dB的性能改善,在瑞利衰落信道下可获得0.4 dB的性能改善。     

一类广义RA码的优化设计方法

由重复器、交织器、组合器和广义累加器组成的广义系统RA码,采用低密度奇偶校验码(LDPC码)的置信传播译码时,码性能受稀疏校验矩阵的小环影响大,而稀疏校验矩阵由编码器的结构决定。该文根据置信传播译码的无环要求,通过重复器、交织器、组合器和广义累加器的联合优化设计,给出了无4环的广义RA码的奇偶校验矩阵设计方法。研究结果显示,该方法实现简单,实用性强,设计的广义RA码编码增益大。     

瑞利衰落信道Turbo码的精确性能上限

研究了慢变频率非选择性瑞利衰落信道下Turbo码的性能。采用修正的欧几里德距离量度和信道状态信息进行最大似然译码的Turbo译码器，推导出完全交织瑞利衰落信道基于联合限和码字重量分布的性能上限，为瑞利衰落信道下Turbo码的设计提供一个有效的分析工具。     

改进的LDPC译码算法研究

基于LDPC码的BP译码简化算法,结合RMP调度和Offset最小和算法,提出了一种改进的LDPC译码算法。在相同的前提下,改进的译码算法在计算复杂度方面,与Offset最小和算法相比,改善了算法的收敛特性;采用优化的存储方式,降低了存储需求,适合硬件实现。仿真结果表明,改进的译码算法降低了平均迭代次数,减少了量化实现占用的存储单元。     

Turbo码在第三代移动通信中的译码实现研究

在分析ＴＵＲＢＯ码输入量化的基础上,结合已有的译码ＭＡＰ算法实现结构,给出了第三代移动通信建议（３ＧＰＰ）中ＴＵＲＢＯ码的译码实现电路和译码迭代电路,并提出了将ＴＵＲＢＯ码运用于多级调制的码设计和多步译码方法。并将每级ＴＵＲＢＯ码设计出不同码率,提高了低层码的纠错能力,使高层码具有较高的传输信息能力。对ＴＵＲＢＯ码在第三代移动通信中的译码也进行了分析,并讨论了延迟问题,研究了ＦＰＧＡ实现规模。该电路结构具有好的译码性能,并达到了３ＧＰＰ的译码增益要求。     

一种高码率级联码的性能分析

讨论了用凿孔卷积码(Puncturcd Convolutional Codcs)作内码、RS 码(Rccd SolomonCodes)作外码的一种级联码。它与用常规卷积码为内码的级联码相比,有更高的码率。用分析方法得到了它的比特误码率和渐近编码增益。结果表明,这种高码率级联码在低 E_b/N_o 时有低的误码率,译码比有同样码率和误码率的其它码更为简单。     

RS(15,9)码的TMS320C25算法实现

介绍了用ＴＭＳ３２０Ｃ２５芯片实现ＲＳ码编、译码的方法及一些关键问题，对编、译码器的算法选择、伽罗华域元素的表示与运算作了详细的讨论。经过设计与调试，编、译码器的速度达到了５５０组／秒，相当于１９．８ｋｂ／ｓ的信息速率，已能满足大部分中、低数据传输的要求。     

多维奇偶校验乘积码性能分析

相对于Turbo码,乘积码在高码率情况下具有性能优势,且无错误平层,其应用广泛。以奇偶校验码为分量码的乘积码译码算法简单,可适应不同的数据大小要求。通过分析多维奇偶校验乘积码的码多样性,得出高信噪比下该码的性能公式;计算机仿真表明:该性能公式结果与最大似然译码算法及迭代译码算法性能相符。通过分析码率、维数、分量码码长等参数对码性能的影响,得出码率、维数相同时,码性能相近;码率相同、维数不同时,高维乘积码具有性能优势。该结果为码参数选择提供依据,可在相同的信息传输有效性下,选择性能更好的码。     

基于EEOD码的一种有效的数据分布策略

在EVENODD码的基础上,提出一种新的基于EEOD码的数据布局分布策略。该策略只需要三个额外的存储设备保存校验信息,能容许任意三个存储设备同时故障。策略中的校验方程组用图的回路表示,可将其顶点逐步消除,把译码过程归结为图回路的叠加。讨论了基于EEOD码数据分布策略的性能,与其他策略相比,其容灾能力大幅度提高,编码和译码过程只需要简单的异或运算,但空间利用率和系统吞吐量的影响非常小。     

IRA码简化译码算法的研究

不规则重复累计码BP译码算法具有接近Shannon限优越性能,但具有较高的复杂度。为了降低复杂度,提出了IRA码最小和算法和曲线折线化算法。最小和算法具有简单、容易实现的特点,但使译码性能较大幅度地降低。曲线折线化算法使循环译码算法在复杂度和性能之间取得了较好的折衷。仿真结果表明,曲线折线化算法在复杂度大幅度降低的情况下性能接近BP算法。     

Punctured Woven卷积码的设计与仿真

编织(Woven)码是一类包容性极强的新型纠错码,由于其自身的组合性导致它的编码效率不高、译码延迟大及硬件复杂性高,这些缺点制约了编织卷积码(WCCs)的应用。为了推动WCCs在实际通信系统中的应用,提高其编码效率,该文采用了删余技术,提出将其内外成员码分别进行删余。对删余WCCs在加性的变斯噪声(AWGN)信道上进行了设计与仿真,证实了删余后的外经结构WCCs在相同的码率和相同的外编码器个数情况下有比非删余的WCCs更优的误码率(BER)性能,且大大降低了其编译码的复杂性,提高了其编码效率。     

一种适用于ARQ系统的码率兼容IRA码

提出用不规则重复累积(IRA)码构造码率兼容码。该码由删除法和扩展法两种方法构造。扩展法由高码率IRA码为母码,以RA码为扩展子码,克服了删除法在删除率较高时性能下降的缺点。仿真结果表明,RC-IRA码在HARQ系统中的吞吐率接近码率兼容turbo码,但译码复杂度远远低于Turbo码。     

多维累加型交叉并联单奇偶校验码的性能分析

多维累加型交叉并联单奇偶校验(M-ACPC-SPC)码是一种新的纠错编码,该码具有较低的编、译码复杂度及较好的误比特率性能。推导了M-ACPC-SPC码的平均输入冗余重量枚举函数,由此提出了该码的误比特率性能上界及该码在高信噪比条件下误比特率的近似表达式,其近似结果与仿真值匹配良好。分析表明,随着交织长度及交织器数目的增加,M-ACPC-SPC码的错误平层逐渐降低,为M-ACPC-SPC码的设计提供了有效的参考依据。     

基于V码的一种数据布局研究

提出一类新的双容错编码――V阵列码,冗余数据均匀分布在每个磁盘中,能容许任意两个磁盘同时故障。并证明基于V码阵列布局是最优双容错数据布局方法,给出了恢复任意两个磁盘同时故障的快速译码算法。与其他的编码方案相比,基于V码阵列布局同时具有较高的可靠性和吞吐量、较好的I/O性能、简单的编码和解码算法,以及编译码的复杂度最低和较好的平衡特性。