| 时序逻辑电路的次态卡诺图综合设计法 |
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| 引用本文： | 唐昌凡.时序逻辑电路的次态卡诺图综合设计法[J].西华师范大学学报(自然科学版),2000,21(3). |
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| 作者姓名： | 唐昌凡 |
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| 作者单位： | 四川师范学院计算机科学系,四川,南充,637002
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| 摘 要： | 时序逻辑电路的次态卡诺图综合设计法,是将有关信号的下降沿或上升沿用箭头在次态卡诺图中标示出来,并根据化简需要填出各约束项的次态取值,从而将时钟信号的选取和自启动的检验合并在次态卡诺图中进行的1种新的设计方法.
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| 关 键 词： | 时序逻辑电路 次态卡诺图 综合设计法 时钟信号 |
Next-State Karnaugh Map comprehensive design of sequencial logic circuit |
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| TANG Chang-fan.Next-State Karnaugh Map comprehensive design of sequencial logic circuit[J].Journal of China West Normal University:Philosophy & Social Sciences,2000,21(3). |
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| Authors: | TANG Chang-fan |
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